ABEL-HDL
名词解释A BEL-HDL是一种支持各种不同输入方式的HDL，其输入方式即电路系统设计的表达方式，包括布尔方程、高级语言方程、状态图和真值表。
作用ABEL-HDL被广泛用于各种可编程逻辑器件的逻辑功能设计，由于其语言描述的独立性，以及上至系统、下至门级的宽口径描述功能，因而适用于各种不同规模的可编程器的设计。如DOS版的ABEL3.0软件可对GAL器件做全方位的逻辑描述和设计，而在诸如Lattice的ISP EXPERT、Data I/O的Synario、Vantis的Design-Direct、Xilinx的Foundation和Web-pack等EDA软件中，ABEL-HDL同样可用于更大规模的FPGA/CPLD器件功能设计。
ABEL-HDL还能对所设计的逻辑系统进行功能仿真而无需估计实际芯片的结构。
ABEL-HDL的设计也能通过标准格式设计转换文件转换成其他设计环境，如VHDL、Verilog-HDL等。与VHDL、Verilog-HDL等硬件描述语言相比，ABEL-HDL具有适用面宽（DOS、Windows版及大、中小规模PLD设计）、使用灵活、格式简洁、编译要求宽松等优点，是一种适合于速成的硬件描述语言，比较适合初学者学习。
虽然有不少EDA软件支持ABEL-HDL，但提供ABEL-HDL综合器的EDA公司仅Data I/O一家。
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