Interpolation Filter
信息若以无线方式传输，必须经过调制解调。传统的调制方式包括模拟调制和数字调制。模拟调制中的基带信号和载波都是模拟信号；而数字调制的基带信号则为数字信号，载波仍然是模拟载波。随着数字技术的发展，近年来出现了基于直接数字频率合成技术的新的“全数字”调制技术。之所以称为“全数字”,是因为其基带信号和载波全部都是时间离散的信号，完成调制的器件也是数字器件。
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简述原理
简述直接数字式频率合成器（Direct Digital Frequency Synthesis简称DDS或DDFS)是近年来发展起来的一种新的频率合成技术。它的主要优点是：相对带宽很宽、频率转换时间极短(可小于20ns）、频率分辨率很高(典型值为0.001Hz)、全数字化结构便于集成、输出相位连续、频率、相位和幅度均可实现程控。因此，能够与计算机紧密结合在一起,灵活地实现多种通信调制方式。
典型的DDS由相位累加器、ROM波形存储表、D/A变换器和低通滤波器组成。相位累加器由N位加法器与N位累加寄存器级联构成。ROM中存有一个周期的正弦或余弦函数的幅度值。相位累加器在参考时钟的作用下，将频率控制数据fr进行线性相位累加,当相位累加器累积满量时就会产生一次溢出，完成一个周期性的动作,这个周期就是DDS合成信号的一个频率周期，累加器的溢出频率就是DDS输出的信号频率。
对于计数容量为2N的相位累加器和具有M个相位取样的正弦波波形存储器,若频率控制字fr- K,则DDS系统输出信号的频率为，而频率分辨率为。
基于DDS技术的调制器,一般还具有频率寄存器、相位寄存器、调幅寄存器等单元。这些单元结合DDS中的基本单元可以非常方便地实现各种调制方式。
对于基带信号，其带宽一般较窄,因此在很多应用场合中都是根据Nyquist采样定理，再结合工程实际,采用2.5～4倍的基带信号最高频率进行采样，其采样率记为。而作为载波的DDS输出波形,其频率相对较高，系统时钟频率更高。系统时钟频率即是载波的采样率,因此，一般有。如果用基带信号对载波进行正交调制,即是数字信号的相乘，要求基带和载波应具有相同的数据速率。所以,在进行正交调制之前必须对基带数字信号进行插值滤波，提高其数据速率。
提高基带信号的数据速率有两种途径：一种是简单的数据保持方法；另一种是严格的插值滤波法。
原理严格的插值滤波是先经过零值内插,然后再滤波得到。待插值序列记为，插值之后的序列记为,内插因子记为I,则有：设零值内插后得到序列为。经过低通滤波变成。及其频谱示于图2中。
其中;
可见和的频谱是相同的，只不过是以为周期,而则是以为周期罢了。要想从得到，只需将通过以为通带边缘频率的低通滤波器即可。该低通滤波器可用FIR线形相位滤波器实现。按照网络易位定理,可将FIR滤波器中的乘法运算移到低采样率一侧以减小计算工作量，得到其等效的高效结构,如图3。
当插值比I较大时，直接把采样率工作一次完成,从计算工作量和存储量来说，都不如经过两次或两次以上转换来得经济。因为如果设计的是FIR最佳等波纹滤波器,则滤波器阶数既受通带和阻带容限的影响，又受过度带宽和采样率的影响。过度带宽过小,决定了滤波器的阶数将很高，最终引起计算量很大。而单级实现遇到的正是过度带宽过小的问题。如果采用多级实现,每一级的过度带宽变大，滤波器阶数减小,最终计算量反而比单级实现更小。
插值滤波器中经常用到一种称为CIC的滤波器（Cascade Integrator-comb Filter 级联梳状滤波器）。CIC滤波器可以用来实现抽取器和内插器，它具有结构简单、规整,需要的存储量小的优点。由于它不需要乘法器，加之滤波器的所有系数均为1,而且利用积分环节减少了中间过程的存储量，因此常常用在高速采样(高速采样使得乘法器个数太多)和插值比很大(插值比大使得FIR滤波器的阶数过高,要存的系数太多)的场合。
CIC滤波器可以用DSP或现场可编程门阵列(FPGA)来实现。但是DSP实现高速插值滤波有困难，而FPGA具有设计简单、技术成熟、设计周期短以及VHDL语言中滤波器参数N、M、R修改容易等优点。加之CIC滤波器具有不需要乘法器、寄存器个数要求较多的特点,正好符合FPGA的适用范围。