Scicos-HDL
项目名称:Scicos-HDL
创始人:张冬 康彩
简介:Scicos-HDL是一个在Scilab/Scicos下仿真和设计硬件电路的工具，以LGPL协议发行,是SourceForge上比较少有的由中国人发起的项目，目前已经作为Scicos的一个子项目，加入到Scicos开发计划，得到法国Inria Scilab开发组织的硬件设备和资金支持，Scilab创始人之一Ramine.Nikoukhah教授对Scicos-HDL给予了充分肯定。发起者张冬和康彩目前还是宁夏大学的在读硕士研究生。
Scicos-HDL开发历时2年时间，可以运行在Linux和Windows平台。在原Scicos元件库的基础上新增了4个硬件电路仿真库，包括50多个硬件电路仿真元件和VHDL、verilog语言编译器模块。当前的Scicos 0.32版可以完成组合逻辑电路设计、时序逻辑电路设计和基本的数字信号处理，支持VHDL和verilog 2种硬件描述语言，支持自动文档生成，并且生成的HDL代码均为可综合。Scicos-HDL还支持与其它Open Source的EDA软件进行集成，构建完整的设计工具链。
用户在Scilab / Scicos环境下对电子电路进行高级描述，并可对自己的设计方案进行系统仿真和修正，然后通过编译生成基于VHDL的RTL级结构模型。该模型可通过各种商业化的IC-CAD接口，最终产生对应于所描述系统的硬件平台。
使用这样的开发工具，用户在设计集成电路系统时，即使不了解硬件电路的内部细节，甚至不了解 HDL语言，也可以根据自己的需要进行电子电路的设计。还可以使设计数字电路和数字信号处理电路的工作变得快捷，门槛更低。目前Open Source的EDA软件相对较少，希望通过Scicos-HDL的不断前进、发展来积累技术,实现具有自主知识产权的开放的低成本EDA软件系统。
发展目标:下一步的计划是在现有自主开发的Scicos-HDL软件基础上增强其设计数字信号处理电路的能力，欢迎EDA领域的设计开发人员加入Scicos-HDL，为开源的EDA软件事业做出贡献。