迁移率增强技术
（1）IC的发展方向：
现在微电子技术的进步，在很大程度上就是在不断努力地缩短场效应器件的沟道长度，这主要是通过改善微电子工艺技术、提高加工水平来实现的。尽管现在沟道长度已经可以缩短到深亚微米、乃至于纳米尺寸了，但是要想再继续不断缩短沟道长度的话，将会受到若干因素的限制，这一方面是由于加工工艺能力的问题，另一方面是由于器件物理效应（例如短沟道效应、DIBL效应、热电子等）的问题。因此，在进一步发展微电子技术过程中，就必须采用新的材料、开发新的工艺和构建新的器件结构，才能突破这些限制。
在新的材料和工艺技术方面已经提出了多种改进方案，比较受到重视的有如高介电常数（高K）材料和Cu互连技术。高K材料可缓解薄栅氧化引起的问题；Cu互连可缩短引线带来的信号延迟问题。但是所有这些新的技术改进措施都是不得已而为之的，并不是从半导体材料和器件结构本身来考虑的。
显然，为了适应器件和电路性能的提高，最好的办法是另辟途径，考虑如何进一步发挥半导体材料和器件结构的潜力，并从而采用其他更有效的技术措施。现在已经充分认识到的一种有效的技术措施就是着眼于半导体载流子迁移率的提高（增强）。
（2）提高载流子迁移率的重要性：
迁移率（μ）是标志载流子在电场作用下运动快慢的一个重要物理量，它的大小直接影响到半导体器件和电路的工作频率与速度。
对于双极型晶体管而言，高的载流子迁移率可以缩短载流子渡越基区的时间，使特征频率（fT）提高，能够很好的改善器件的频率、速度和噪音等性能。对于场效应晶体管而言，提高载流子迁移率则具有更加重要的意义。
因为MOSFET的最大输出电流——饱和漏极电流Ids可表示为：Ids = (WμCox/2L) (Vgs－Vt)2。
可见，在场效应晶体管中，增强沟道中载流子的迁移率μ与缩短沟道长度L具有同样的效果，都可以大大提高器件的驱动电流，从而可提高器件的工作速度。
而对于提高大规模集成电路的速度而言，增强载流子迁移率的措施往往是一种必不可少的手段。因为信号在集成电路中传输的延迟时间是与信号的逻辑电压摆幅Vm和载流子迁移率μ成反比的，而逻辑门开关工作所耗散的能量（即开关能量——对电容充放电的能量）与Vm的平方成正比。这就表明，减短信号传输的延迟时间和降低开关能量，在对逻辑电压摆幅的要求上是矛盾的。因此，为了保证集成电路能够稳定地工作，不致因发热而受到影响，就应当适当地降低逻辑电压摆幅；但与此同时，为了保证集成电路又具有较高的工作速度，那就只有提高载流子的迁移率来减短信号传输的延迟时间了。所以，超高速场效应逻辑VLSI必须要具有较高的载流子迁移率才能得以实现。
实际上，对于沟道长度缩小到65nm数量级的VLSI而言，电路的功耗就已经成为了一个限制其性能的重要因素。为此所采取的各种新型器件结构、新型材料和新型工艺技术，多数情况下都是为了增强载流子的迁移率，降低逻辑电压摆幅，以避免功耗的这种限制。
对于ULSI的基本器件——CMOS而言，增强载流子的迁移率，特别是提高空穴的迁移率具有更加重要的意义。由于Si中空穴的迁移率比电子的约小2.5倍，所以就造成Si-CMOS技术中产生出两大问题：一是在设计CMOS时，为了保证通过PMOSFET和NMOSFET电流的一致性，就必须把PMOSFET的栅极宽度增大2.5倍，这就必将导致芯片面积增大；二是Si-CMOS器件及其电路的最高工作频率和速度将要受到其中PMOSFET性能的限制。因此，在发展射频CMOS集成电路和特大规模CMOS集成电路中，设法提高半导体中空穴的迁移率是微电子研究领域中的一项前沿性课题。
（3）增强迁移率的技术：
现在增强载流子迁移率的措施主要是采用应变Si技术。即是通过在半导体中引入应变来改变能带结构，减小有效质量和降低散射几率，使得载流子迁移率得以提高。另外，就是采用HOT技术（混合晶向衬底技术），即在同一个衬底片上分布有(100)和(110)这两种晶向，在(100)上制作n-MOSFET，而在(110)上制作p-MOSFET，这样可使CMOS的速度大大提高。
增强载流子迁移率技术是从根本上来提高半导体的性能，因此它不仅对于短沟道FET具有重要的意义，而且对于通常的器件也同样具有重要的价值。总之，增强载流子迁移率对于进一步提高微电子器件和电路的性能是非常重要而甚至是必须的。所以，可以说，增强载流子迁移率是新一代微电子器件和电路发展的一个重要方向。